Pipeline

Juliana Jenny Kolb

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Pipeline

“Pipeline é uma técnica de implementação de processadores que permite a sobreposição temporal das diversas fases de execução das instruções.”

Pipeline é uma técnica de hardware que permite que a CPU realize a busca de uma ou mais instruções além da próxima a ser executada. Estas instruções são colocadas em uma fila de memória dentro do processador (CPU) onde aguardam o momento de serem executadas: assim que uma instrução termina o primeiro estágio e parte para o segundo, a próxima instrução já ocupa o primeiro estágio.

Em resumo, é o processo pelo qual uma instrução de processamento é subdividido em etapas, uma vez que cada uma destas etapas é executada por uma porção especializada da CPU, podendo colocar mais de uma instrução em execução simultânea. Isto traz um uso mais racional da capacidade computacional com ganho substancial de velocidade. Entre os problemas enfrentados estão a dependência de instruções anteriores e desvios que dificultam o processo, bem como a diferença de complexidade de instruções que fazem com que as mesmas possam levar um tempo variável para execução.

A técnica de pipeline é utilizada para acelerar a velocidade de operação da CPU, uma vez que a próxima instrução a ser executada está normalmente armazenada nos registradores da CPU e não precisa ser buscada da memória principal que é muito mais lenta.

A técnica de pipeline é semelhante a uma linha de produção de fábrica. Cada instrução de um microprocessador passa por diversas fases até sua execução. Estas fases, de acordo com MIPS pipeline são:

• IF – Instruction Fetch: busca de instrução na memória.
• ID – Instruction Decode: decodificação de instrução e leitura de registradores.
• EX: execução de operação ou cálculo de endereço.
• MEM: acesso à operando na memória.
• WB – Write Back: escrita do resultado no registrador.

Se conseguirmos separar todas estas fases de forma independente, e separar cada fase por ciclo de relógio teríamos (neste exemplo) 3 ciclos por instrução. Se usarmos uma técnica de pipeline poderíamos colocar 3 instruções ao mesmo tempo no microprocessador (cada uma numa fase distinta) e termos 3 instruções em 3 ciclos (1 instrução por ciclo idealmente). Outros problemas advém desta técnica, como desvios (como saber as próximas instruções), e dependência de instruções (a próxima depende da anterior). Na prática todos os microprocessadores modernos utilizam-se de várias (dezenas) fases no processamento para usufruir de clocks maiores (quanto menor a fase, mais rápido pode ser o ciclo).

Algumas CPUs incluem conceitos muito mais avançados de pipeline:

• Pré-decodificação: a CPU pode iniciar a decodificação de diversas instruções (paralelamente) e antes do momento das mesmas serem executadas.
• Execução fora-de-sequência: algumas CPUs podem além de pré-decodificar, executar previamente um determinado número de instruções. Numa etapa posterior, a ordem de execução é verificada e os resultados das operações são consolidados na sua ordem correta.
• Previsão de desvio: caso exista uma instrução de desvio dentro do pipeline e a sua execução for consolidada, todas as instruções posteriores a mesma e que se encontram na fila devem ser abortadas.

Características

• Não melhora a latência de cada tarefa individualmente.
• Melhora o throughput de todo o trabalho.
• Várias tarefas executam simultaneamente usando recursos diferentes.
• Speedup potencial = número de estágios do pipeline.
• O tempo gasto no processamento de M instruções em um pipeline com K estágios e ciclo de máquina igual a t é dado por:

T = [ K + (M –1 )] * t

Se M >> K (caso comum), T é aproximadamente M * t

Dependências ou Conflitos (“Hazards”)

• Conflitos Estruturais
  • Pode haver acessos simultâneos ao mesmo recurso feitos por 2 ou mais estágios (mesmo ciclo de clock).
• Dependências de Dados
  • As instruções dependem de resultados de instruções anteriores, ainda não completadas.
• Dependências de Controle
  • A próxima instrução não está no endereço subsequente ao da instrução anterior.

Exemplo de Cálculo de Pipeline

Um programa tem 1.000.000 de instruções. Em uma arquitetura sem pipeline, o tempo médio de execução de cada instrução é 6,5 ns. Qual o ganho na execução deste programa em um processador com pipeline de 5 estágios com ciclo de 2 ns?

T1 = 6,5 ns * 1.000.000 =~ 6,5 ms (sem pipeline)

T2= (5 + 999.999)* 2 ns =~ 2 ms (com pipeline)

Ganho = 6,5 ms / 2 ms = 3,25

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Referência Bibliográfica

John Paul Shen, Mikko H. Lipasti. Modern Processor Design. [S.l.]: McGraw-Hill Professional, 2004.